Stage

Stage ingénieur ASIC/FPGA – Développement IP et intégration dans un environnement RISC-V

Publié il y a 3 semaines par Capgemini Engineering
Rennes, FR
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Description du poste

Vos responsabilités

Pour faire face à la demande croissante de nos clients dans le domaine du spatial, de la défense et de l’aéronautique, Capgemini est en veille constante sur les évolutions et les nouvelles technologies liées au domaine du FPGA et des ASICs.

RISC-V est une nouvelle architecture pour les processeurs. Basé sur un jeu d’instructions ISA RISC-V standardisé mais configurable, les processeurs RISC-V sont de plus en plus présents sur tout type de composant visant des applications du High Performance Computing (HPC) à l’IoT. Le but du stage est de prendre en main une base RISC-V, de développer une IP et de l’intégrer dans cette base avec les vérifications ad hoc.

  • I3C (ou SenseWire) est un protocole qui permet à des composants de communiquer. I3C signifie « Improved Inter Integrated Circuit ». La norme I3C est rétro-compatible avec la norme I2C.
  • OSPI (ou Octo SPI) est un protocole qui permet à des composants d’accéder à des mémoires NVM externes ou d’autre périphérique. Une fonction de chiffrement/ déchiffrement type AES peut être utilisée dans l’OSPI de façon à chiffrer/ déchiffrer à la volée les données du périphérique externe.
  • Chacha20 poly 1305 est un algorithme symétrique de chiffrement/ déchiffrement par flot avec authentificateur.
  • Le stage comportera les activités suivantes :

  • Montée en compétence sur l’ISA RISC-V (3 semaines) Recherche documentaire écosystème ISA RISC-V Apprentissage sur une base comportant un processeur RISC-V modélisé en system Verilog/VHDL : compilation de la base RTL, compilation du code C exécuté par le CPU, simulations fonctionnelles de l’ensemble.
  • Spécification de l’IP (2 semaines) Analyse fonctionnelle Rédaction documentaire
  • Architecture, conception et intégration de l’IP dans une base RISCV (2,0 mois) Découpage en sous modules Codage SystemVerilog/VHDL Intégration dans la base RISC-V
  • Vérification (2 mois) Ecriture des tests de l’IP et exécution dans la base RISC-V (fonctionnels, UVM/OSVVM) Analyse du taux de couverture et des faits techniques.
  • Suivi Stage (2 semaines) Rédaction Rapports, Soutenances
  • Support Activités Bureau Etude FPGA (1 mois) Intervention sur projets clients
  • Votre profil

    En dernière année de cycle d’ingénieur ou en Master 2, vous êtes à la recherche d’un stage de fin d’étude qui vous servira de tremplin pour votre entrée dans le monde professionnel.

    Vous connaissez les environnements de développement FPGA/ASIC et avez une réelle sensibilité pour la micro-électronique.

    Vous serez encadré par un expert qui vous accompagnera tout au long de votre projet. Il sera le garant des solutions techniques que vous proposerez et vous permettra d’atteindre l’autonomie nécessaire au poste d’ingénieur.

    Au sein d’une équipe dynamique vous intervenez en autonomie sur des projets technologiquement avancés. Vous appréciez le travail en équipe et votre professionnalisme ainsi qu’un bon relationnel sont des éléments indispensables pour intervenir dans une structure comme la nôtre.

    Expérience demandée

    0 an ou « débutant accepté »
    Il y a 3 semaines
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